2379239 zk. patentea. 2012ko apirilaren 24an B.O.P.I.an argitaratua.

La presente invención se aplica al campo de los sistemas de redundancia para la corrección de errores en circuitos digitales, y más específicamente, a los votadores utilizados en dichos sistemas. El votador permite obtener resultados rápidos y fiables al basarse en un sumador aritmético. La invención parte de 2n-1 señales lógicas de entrada, siendo n un número entero, y obtiene como resultado al menos una salida lógica que indica el valor más repetido entre las señales lógicas de entrada. Para ello, comprende un sumador cuyas entradas son las entradas lógicas del sistema, de modo que en el bit n de salida del sumador se obtiene el resultado de la votación (siempre considerando como primer bit el bit de salida de menor peso).