Con el rápido desarrollo de la tecnología de redes inteligentes, la demanda de arquitecturas de computación de alto rendimiento (HPC) para procesar grandes volúmenes de datos ha ido en aumento. Esta tesis presenta una innovadora arquitectura de computación de alto rendimiento diseñada específicamente para el procesamiento de Valores Muestreados (SMV) en redes inteligentes, con el objetivo de superar las limitaciones de los sistemas basados en CPU en el procesamiento de datos complejos. Mediante la combinación de un IP de silicio de diseño personalizado y una tarjeta aceleradora basada en FPGA, este estudio ofrece una solución eficiente utilizando el marco de cómputo adaptativo acelerador FPGA de Xilinx, mejorando significativamente la velocidad y eficiencia del procesamiento de datos. A través de experimentos, verificamos que la arquitectura puede desplegar múltiples núcleos de procesamiento SV en un solo acelerador FPGA, evaluando su rendimiento en términos de throughput de datos, características de latencia y consumo de energía del sistema. Los resultados indican que esta solución puede satisfacer las necesidades de alta velocidad, alto throughput y baja latencia de las redes inteligentes. Además, esta tesis también explora la aplicación de esta arquitectura en la detección de fallos de la red inteligente y la inferencia de inteligencia artificial, mostrando su potencial y desafíos para acelerar aplicaciones en redes inteligentes. La contribución de este estudio no solo se refleja en la provisión de una solución eficiente para el procesamiento de datos en la infraestructura de comunicaciones de las redes inteligentes, sino que también apoya el desarrollo de una arquitectura de red de decisión centralizada, impulsando las perspectivas de aplicación de la computación de alto rendimiento en el sector energético.