El objetivo de esta fase es desarrollar la lógica digital que albergue la FPGA, como elemento central del módulo OEM_LLC. Esta FPGA será la encargada de proporcionar el Nivel 1 (físico) y Nivel 2 (enlace) de las comunicaciones hacia el lado Ethernet del Gateway. A la hora de desarrollar capas de bajo nivel de comunicaciones sobre FPGAs, es muy importante realizar una codificación RTL orientada a un uso eficiente de los recursos de la FPGA, así como una codificación eficiente en términos de tiempos, es decir, que el circuito de bajo nivel definido en VHDL sea sintetizable a altas velocidades inclusive.