Patente Nº 2326718. Publicación en el B.O.P.I. el 16 de Octubre de 2009.

Dada una señal periódica cuadrada de alta frecuencia proveniente de un oscilador, la invención propuesta genera una señal digital de salida continuamente aleatoria (con igual probabilidad para los dos posibles valores) sincronizada con el oscilador, que se emplea como reloj del sistema digital. La secuencia de bits aleatorios tiene alta entropía, es decir, la correlación entre bits cercanos en el tiempo es prácticamente nula. Un primer circuito para compensación digital de retardo (CCDR) genera el reloj fundamental en fase con el oscilador y una unidad de control ajusta el desfase en la señal de reloj a la salida de un segundo CCDR para conseguir que en un flip-flop se incumplan los tiempos de establecimiento (setup) o mantenimiento (hold), lo cual produce en su salida un estado transitorio simétricamente balanceado que se denomina estado metaestable.